SynaptiCAD Product Suite v20.51免费版

　　SynaptiCAD Product Suite是一款用于电子互动设计的工具，这个互动概念贯穿于所有的接口，包括HDL输入、仿真、测试、波形分析、管脚映射工具等等，是一个很完整的EDA方案，您可以开始分析和模拟设计理念，毋须经完成整个电路模型或示意图。

基本简介

　　SynaptiCAD 公司出品的 EDA（电子设计自动化）工具集合，用于电子互动设计工具，这个互动概念贯穿于所有的接口。包括HDL输入、仿真、测试、波形分析、管脚映射工具等等,是一个很完整的EDA方案。SynaptiCAD Product Suite 由电机工程师创造设计的一款电子互动设计工具，这个互动概念贯穿于所有的接口。您可以开始分析和模拟设计理念，毋须经完成整个电路模型或示意图，帮助工程师他们的设计进行批判性的审视。

软件特色

　　- 项目级功能

　　1.Project Window中的New Port Mappings和Parm Mappings文件夹显示了测试模型如何连接到测试平台。此外，让用户更改映射。

　　2.Port Mappings图标颜色指示映射是默认映射（绿色）还是自定义映射（橙色）。在默认映射中，在测试平台中创建的信号与被测模型中端口的确切名称相匹配。当您想要测试诸如两个级联并行加法器电路之类的设计而不首先创建包装两个加法器的模块时，自定义映射会很有用。

　　- BuHunter功能

　　1.tep Over和Step Into按钮将启动模拟器（如果尚未启动）。

　　2.GUI允许您在模拟完成后查询模拟状态，直到您按下红色“结束模拟”按钮。必须先按“结束模拟”按钮，然后才能开始新的模拟。

　　3.为GUI添加了模拟调用堆栈显示。这对于调试任务和函数的调用很有用。

　　- 时序图级别功能

　　1.在项目窗口中显示包变量以便于调试。

　　2.在“项目”菜单中添加了“导出时序图”，以将项目中列出的所有时序图导出为特定格式。 此功能适用于WaveFormer Pro和DataSheet Pro。 请参见第11.3节“导出一般说明”。

　　3.新的命令行选项-M将第二个时序图合并到正在加载的时序图（以前此功能只能从GUI访问，现在可以作为批处理操作执行）。

　　4.扩展vcd文件导入兼容性。

功能介绍

　　BugHunter Pro：

　　一款用于 Verilog， VHDL 和 C++ 模拟器的图形调试系统。BugHunter 支持所有主要的 HDL 模拟器，其主要功能包括：单一步骤调试、波形数据串流、项目管理等等。可以侦测程序与帮助系统的交互过程从而发现问题所在。

　　VeriLogger Pro：

　　Verilog模拟器软件。提供一个综合了传统Verilog模拟器所有特征的仿真环境，它具有强大的图形测试矢量产生器。VeriLogger的快速模型测试使用户可以对设计中的每个模型进行“自底向上”的测试。

　　WaveFormer Pro：

　　由时序图分析器、模拟器和测试向量生成器组合而成。它为设计人员提供了一个集成的环境，可以用来开发数字和模拟线路的时序图。WaveFormer Pro可以由Spice模拟器，Mathematica，或Matlab等工具输入模拟数据。还可以利用WaveFormer Pro 内部拥有的波形函数直接生成模拟信号；或者将从总线上得到的数字信号变换成模拟信号。还可以将模拟信号波形逐段线性地变换成Spice模拟器的电压信号源。

　　TestBencher Pro：

　　用于从独立于语言的时序逻辑表生成交互式VHDL,Verilog, OpenVera,e, 和TestBuilder 测试基准及总线功能的模型。生成的测试基准能提供基于仿真相应的不同的激发向量，以便于测试基准功能作为一个被测试系统环境的动作模型正常工作。 TestBencher Pro是一个优秀的测试大规模FPGA 和 ASIC设计的工具。

SynaptiCAD Product Suite基本简介

　　SynaptiCAD 公司出品的 EDA（电子设计自动化）工具集合，用于电子互动设计工具，这个互动概念贯穿于所有的接口。包括HDL输入、仿真、测试、波形分析、管脚映射工具等等,是一个很完整的EDA方案。SynaptiCAD Product Suite 由电机工程师创造设计的一款电子互动设计工具，这个互动概念贯穿于所有的接口。您可以开始分析和模拟设计理念，毋须经完成整个电路模型或示意图，帮助工程师他们的设计进行批判性的审视。

SynaptiCAD Product Suite软件特色

　　- 项目级功能

　　1.Project Window中的New Port Mappings和Parm Mappings文件夹显示了测试模型如何连接到测试平台。此外，让用户更改映射。

　　2.Port Mappings图标颜色指示映射是默认映射（绿色）还是自定义映射（橙色）。在默认映射中，在测试平台中创建的信号与被测模型中端口的确切名称相匹配。当您想要测试诸如两个级联并行加法器电路之类的设计而不首先创建包装两个加法器的模块时，自定义映射会很有用。

　　- BuHunter功能

　　1.tep Over和Step Into按钮将启动模拟器（如果尚未启动）。

　　2.GUI允许您在模拟完成后查询模拟状态，直到您按下红色“结束模拟”按钮。必须先按“结束模拟”按钮，然后才能开始新的模拟。

　　3.为GUI添加了模拟调用堆栈显示。这对于调试任务和函数的调用很有用。

　　- 时序图级别功能

　　1.在项目窗口中显示包变量以便于调试。

　　2.在“项目”菜单中添加了“导出时序图”，以将项目中列出的所有时序图导出为特定格式。 此功能适用于WaveFormer Pro和DataSheet Pro。 请参见第11.3节“导出一般说明”。

　　3.新的命令行选项-M将第二个时序图合并到正在加载的时序图（以前此功能只能从GUI访问，现在可以作为批处理操作执行）。

　　4.扩展vcd文件导入兼容性。

SynaptiCAD Product Suite功能介绍

　　BugHunter Pro：

　　一款用于 Verilog， VHDL 和 C++ 模拟器的图形调试系统。BugHunter 支持所有主要的 HDL 模拟器，其主要功能包括：单一步骤调试、波形数据串流、项目管理等等。可以侦测程序与帮助系统的交互过程从而发现问题所在。

　　VeriLogger Pro：

　　Verilog模拟器软件。提供一个综合了传统Verilog模拟器所有特征的仿真环境，它具有强大的图形测试矢量产生器。VeriLogger的快速模型测试使用户可以对设计中的每个模型进行“自底向上”的测试。

　　WaveFormer Pro：

　　由时序图分析器、模拟器和测试向量生成器组合而成。它为设计人员提供了一个集成的环境，可以用来开发数字和模拟线路的时序图。WaveFormer Pro可以由Spice模拟器，Mathematica，或Matlab等工具输入模拟数据。还可以利用WaveFormer Pro 内部拥有的波形函数直接生成模拟信号；或者将从总线上得到的数字信号变换成模拟信号。还可以将模拟信号波形逐段线性地变换成Spice模拟器的电压信号源。

　　TestBencher Pro：

　　用于从独立于语言的时序逻辑表生成交互式VHDL,Verilog, OpenVera,e, 和TestBuilder 测试基准及总线功能的模型。生成的测试基准能提供基于仿真相应的不同的激发向量，以便于测试基准功能作为一个被测试系统环境的动作模型正常工作。 TestBencher Pro是一个优秀的测试大规模FPGA 和 ASIC设计的工具。